Mentor Graphics Corporation，西门子公司，很高兴地宣布Questa正式2021.1可用性。这个解决方案可以发现模糊的bug，通过详尽的分析增加设计的信心，在模拟测试环境可用之前，还可以通过针对难以完成的验证任务来提高生产率和功能验证质量。Mentor Questa Formal允许应用 CDC 验证、形式验证、混合信号验证、便携式激励和其他强大的技术，以最大限度地提高模块级和子系统级验证的有效性，以便系统级验证可以专注于系统级功能，包括软件，而不必担心较低级别的错误会影响工作效率。Questa Formal 形式验证解决方案集成了业界强大的静态与动态形式验证技术，同时结合了在业界广泛应用的基于断言的验证技术，从而帮助设计与验证工程师快速且可预测地实现时序收敛。Questa Formal可以应用于模块级，也可以用于芯片级，而且替代了传统的testbench与大量的伪随机测试向量。
2021.1主要新特性
2021年的版本。与2020年相比，X版本有显著的增强和变化。X系列发行版。
新的Tcl命令
– cdc promote constraint -修改指定cdc约束的提升属性的新指令。
– resetcheck首选项隔离-设置隔离策略首选项的新指令。
新的重置检查方案/检查
– reset_as_data -异步设置或复位信号连接到数据引脚。
新线头检查
– case_small – case语句的case项更少。
– comment_density_low -设计文件的注释密度小于指定的限制。
– func_arg_array_constrained – function参数是一个约束数组。
—module_has_multi_clks—多个顺序块使用同一个时钟。
– net_decl_with_assign – net在同一语句中声明和赋值
– package_disallowed -不允许使用指定的包。
—package_name_not_standard—包名不遵循标准命名规则。
– pragma_disallowed -不允许使用指定的pragma。
– reg_reset_value_disallowed -寄存器被分配了一个重置值，这是不允许的。
– sync_control_is_internal—内部生成·同步控制信号。
Mentor Questa Formal 半导体验证工具
Mentor Questa Formal 由 Siemens EDA 开发，是一款专为半导体设计严苛需求而设计的专业验证软件。其主要应用场景涉及先进的形式验证技术，这对于半导体行业中复杂系统级芯片（SoC）的开发至关重要。该软件面向需要确保复杂集成电路设计功能正确性的设计工程师和验证架构师。
Mentor Questa Formal 概述
什么是 Mentor Questa Formal？
Mentor Questa Formal 是由电子设计自动化领域的关键参与者西门子 EDA 开发的一款先进验证软件解决方案。它旨在应对现代半导体设计日益增长的复杂性，特别是针对片上系统（SoC）开发。该软件利用形式验证方法，为工程师提供一种精确且详尽的功能验证方法，旨在捕捉传统模拟可能忽略的设计错误。
该工具有助于验证大规模集成电路中的复杂逻辑，使工程师能够在开发早期阶段确保设计的完整性。其功能对于依赖高度可靠且复杂硅芯片的行业至关重要，例如汽车、消费电子和高性能计算。
在半导体设计中的应用
Mentor Questa Formal 在半导体设计生命周期中发挥着至关重要的作用，特别是在验证像片上系统（SoC）这样的大型复杂集成电路时。随着设计中晶体管数量和功能性的增加，传统的验证方法可能会变得耗时，并且可能无法达到所需的覆盖率水平。
该软件的正式验证引擎使工程师能够系统地分析设计行为是否符合其规范。这对于识别微妙的逻辑错误、竞态条件以及其他仅通过模拟难以检测的功能异常尤为有利。通过应用形式化方法，设计人员可以在进行物理实现之前，对其复杂设计的正确性获得更高的信心。
Mentor Questa Formal 的主要功能
Mentor Questa Formal 提供了一套专门的功能，旨在对复杂的数字设计进行全面的形式验证。这些功能对于确保设计正确性以及降低与复杂 SoC 架构相关的风险至关重要。
- 形式验证引擎：利用先进算法穷尽探索设计状态，并识别对指定属性和约束的潜在违规。
- 静态分析：无需测试向量即可对设计的结构和逻辑进行深入分析，从而发现死逻辑或非预期行为等错误。
- 时钟域交叉 (CDC) 验证：专门用于检测和分析由于信号在异步时钟域之间交叉而产生的亚稳态问题和数据完整性问题。
- 基于断言的验证 (ABV)：支持使用 SystemVerilog 断言 (SVA) 等语言编写的属性规范，以形式化地检查设计行为是否符合预期功能。
- 设计错误检测：专注于在验证过程早期识别广泛的设计错误，从而减少调试时间并提高整体质量。
使用 Mentor Questa Formal 的优势
采用 Mentor Questa Formal 为半导体设计团队带来了显著优势，主要集中在提高其验证流程的效率和准确性上。该工具有助于缩短验证周期，并增强对最终硅产品的信心。
通过利用形式化方法，设计人员可以获得比仅靠模拟更高水平的保证。这种系统化的验证方法能够减少修复缺陷所需的迭代次数，从而大幅提升生产力。此外，它还有助于及早发现复杂的设计错误，最终降低开发成本，并缩短新半导体产品的上市时间。
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Mentor Questa Formal 2021.1
